高級(jí)封裝技術(shù)將在未來(lái)半導(dǎo)體領(lǐng)域扮演重要角色。
在未來(lái)五年內(nèi)，一個(gè)系統(tǒng)中芯片數(shù)量將從4-10增加到10-30（增長(zhǎng)3倍），預(yù)計(jì)十年后這一數(shù)字將進(jìn)一步增加；在內(nèi)存方面，新的內(nèi)存架構(gòu)將改善內(nèi)存墻問(wèn)題，望解決內(nèi)存容量、速度和功耗成為系統(tǒng)瓶頸的情況；在互聯(lián)方面，未來(lái)十年高級(jí)封裝的互聯(lián)線(xiàn)數(shù)量將從1000-2000增加至8000，同時(shí)采用新的IO接口技術(shù)（如PAM8和高密度WDM光學(xué)互聯(lián)）以提升數(shù)據(jù)帶寬并降低數(shù)據(jù)移動(dòng)成本。
這些需求對(duì)應(yīng)了高級(jí)封裝技術(shù)的技術(shù)發(fā)展，MAPT在高級(jí)封裝章節(jié)提出了未來(lái)十年的技術(shù)方向。
未來(lái)十年高級(jí)封裝技術(shù)的關(guān)鍵技術(shù)發(fā)展包括：
1. 提高IO密度：將芯片間bump（焊球）間距從100微米減少到25微米，將IO密度提高16倍。
2. 提高IO互聯(lián)線(xiàn)密度：包括在晶圓正面將當(dāng)前2-3層線(xiàn)間距大于1微米的頂層銅互聯(lián)發(fā)展為7層線(xiàn)間距小于1微米的銅互聯(lián)，晶圓背面的RDL層互聯(lián)從一層升至三層并將線(xiàn)間距從10微米減少到2微米；晶圓間的互聯(lián)線(xiàn)間距從5微米減少到1微米，互聯(lián)線(xiàn)密度提高25倍。
3. 革新集成鍵合技術(shù)：從目前基于焊接的鍵合技術(shù)逐步過(guò)渡到die-to-wafer和die-to-die的鍵合技術(shù)。新的集成鍵合技術(shù)將是實(shí)現(xiàn)高密度IO的核心技術(shù)。
